面向先进工艺下超大规模集成电路良率下降与成本增高的问题，芯粒技术将大尺寸的芯片拆分为多个小尺寸的芯粒，每个芯粒独立进行制造，从而更好地控制制造过程，提高良率并降低成本。此外，不同芯粒可采用最优工艺制程完成，突破单一工艺的局限，同时有效提升了知识产权核的复用性，缩短研发周期。

不同种类的芯粒可组合为集成芯片，根据目标应用构建最优芯粒分解-组合设计方法是重要的技术难题。其中，芯粒的分解需要考虑到集成芯片的性能、成本与安全性等因素。而芯粒的组合则根据应用于需求，从已有的芯粒库中筛选出最优芯粒并组合的复杂优化问题。

同时，芯粒间的互连是数据传输、处理的基础，是影响数据通信性能和功耗的关键，包括互连拓扑、路由、容错机制、接口协议与高速接口电路等核心技术。在芯粒互连接口中，仍然存在多个科学问题，如突破功耗瓶颈的新电路、兼容不同信道的可重构收发机、自适应检测与校正机制、接口电路的跨工艺自动化迁移等。应对这些挑战需要多学科交叉研究，涉及电路设计、电磁场信号完整性分析、热管理、制造工艺等领域的专业知识。

此外，随着芯粒集成规模的提升，其供电系统面临新的挑战，在紧凑的封装内实现百瓦乃至万瓦级的供电电路是亟需解决的关键难题。随着集成规模的增大，芯粒设计的复杂度也呈指数级发展，因此需要提升自动化设计方法，进行包括先进封装在内的三维协同优化设计并建立多物理场仿真与系统级验证。

面对Chiplet技术发展的诸多挑战与机遇，《集成电路与嵌入式系统》特策划出版“Chiplet研究专栏”，内容涵盖Chiplet接口电路设计、编码技术、噪声消除技术等方向的最新进展与创新技术。本专栏旨在集中展示集成电路Chiplet技术最新研究进展与学术成果，促进Chiplet领域学术交流，推动关键技术发展与突破，为中国Chiplet技术进步提供理论与技术支持。

栏目主编

刘术彬

西安电子科技大学教授。主要研究方向为高性能模拟集成电路设计，研究成果面向无线移动通信、物联网与传感器、雷达与精确制导、航天高分相机、仪器仪表与医学成像等诸多应用领域。先后主持国家自然科学基金优青青年基金、联合基金重点项目、国际合作重点项目、科技部重点研发计划等项目10余项。在IEEE JSSC、IEEE TCAS I/II、IEEE Sensors J等期刊上发表SCI论文70余篇，其中IEEE论文40余篇。获教育部高等学校科学研究优秀成果奖自然科学一等奖、陕西省科学技术奖一等奖、中国电子学会自然科学奖一等奖等多项科研奖励。

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