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  • 稀疏矩阵求解是SPICE仿真的重要部分,目前求解所使用的算子通常为通用浮点计算单元,运算速度受限。本文通过改进通用浮点算子中加/减和乘单元,使其在SPICE仿真专用背景下能实现更快的求解速度。对传统加减单元使用舍入并行延时优化算法和双路径设计方案,利用香农扩展、非精确前导零补偿等手段优化了电路的关键路径延时。对传统乘单元通过改变传统压缩拓扑层结构、优化注入值算法中舍入进位等逻辑改善了相关延时。最终,在TSMC 28 nm工艺下对双精度浮点求解速度分别为0.46 ns和0.79 ns,对比Synopsys公司的DW库单元延时分别减小33.4%和7.1%,面积分别减小4.62%和1.6%。实验结果表明,改进后浮点单元能有效降低矩阵单次求解步骤的时间,在一定程度上加速瞬态仿真整体速度。
    2024年02月27日
  • 随着先进工艺的演进,泄漏功耗在集成电路总功耗中的占比不断增大,已逐渐成为制约电路功耗降低的重要因素之一。在已有的漏功耗优化方法中,基于阈值电压分配的方法具有指数关系的功耗优化效果,并且对已进行的布局布线不产生影响,因而被广泛采用。然而,在商用签核工具中,为了保持伪线性复杂度而限制了底层算法所做的全局搜索,使得难以获得最优结果。 本文提出一种基于图神经网络和强化学习的联合优化框架RL-LPO,实现高效的门单元阈值电压分配。 在RL-LPO中,采用图神经网络GraphSAGE编码电路的时序和物理信息对目标单元及其局部邻域信息进行聚合;采用深度确定性策略梯度(Deep Deterministic Policy Gradient,DDPG)强化学习算法,在奖励函数的指导下,考虑漏功耗和时序变化进行阈值电压的分配。 本文提出的门单元阈值电压分配框架RL-LPO在28 nm工艺下由IWLS2005和Opencores基准电路进行验证,与商用签核工具相比,在不增加时序违例的前提下,RL-LPO降低了至少2.1%的额外漏功耗,并实现了至少4.2倍的加速。
    2024年02月27日
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